瑞星卡卡安全论坛综合娱乐区Rising茶馆 ◇◆AMD你不是我对手:绝密武器intel——Conroe详测◆◇『精』

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◇◆AMD你不是我对手:绝密武器intel——Conroe详测◆◇『精』

◇◆AMD你不是我对手:绝密武器intel——Conroe详测◆◇『精』

从2000年Intel推出Pentium 4以来,NetBurst架构已经走过了6个春秋。坦白说,并不优秀的架构能够有如此长久的生命力着实令人惊讶。事实上,在Pentium 4刚推出的时候,为了提高主频而采用过多的管道设计就一直受到争议,甚至在与当时的上一代主流产品Pentium 3比较时根据就体现不出性能优势。在Intel的微处理器产品线上,从技术角度去看,经典产品还是要数Pentium系列的I、II、III代处理器以及移动领域用于迅驰平台的Pentium M处理器。

直至今天,Intel终于解开束缚,向NetBurst架构说拜拜,奔向前景无限的Core怀抱。2006年第三季度,Intel将发布新一代的、基于Core架构的个人桌面处理器——Conroe。


Conroe处理器,将会是Intel今年下半年的重头戏,它摒弃了以高流水线、高频率为主的NetBurst架构,采用了类似于Pentium M Banias的短流水线、低功耗设计。Core架构处理器,让Intel重新回归正道。


Conroe处理器,是Intel新一代的的双核心处理器,虽然保留了FSB(前端总线)的概念,但核心架构上已经做了相当大的改进。Conroe处理器采用的是共享二级缓存设计,有效的避免了目前SmithField、Presler双核处理器需通过前端总线才能相互访问的瓶颈,直接式L1对L1的资料交换,更是加强了处理器的Pre-fetch和Memory Disambiguation能力,绝对是处理器架构上的一次大革命。另外,增强型的浮点运行能力,SSE4多媒体指令集,为Conroe增加不少制胜的筹码。

为了便于与前代Intel双核处理器的区分,Intel下一代桌面处理器Conroe以及下一代笔记本处理器Merom都将在今年第三季度发布时采用相同的品牌命名——Core 2 Duo。另外,Intel最高性能的桌面服务器芯片Woodcrest将命名为Core 2 Extreme,以区分于普通桌面/笔记本处理器产品。

“Pentium”正式成为历史,迎接我们的是脱胎换骨的“Core 2”

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最后编辑2006-12-16 11:39:40
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Intel全球市场开发部门经理Eric Kim将Core 2比喻为计算机的“心脏以及灵魂”,为数字生活带来不可思议的变化。


我们DIY配件栏目有幸,在第一时间内获得两款基于Core架构的Conroe处理器(工程样本),它们分别是Conroe E6300和Conroe E6400。

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你能猜出哪颗是Conroe吗?

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在一睹她们芳容前,我们买个关子,先为大家简要的说明一下Intel Core架构,在技术上到底有哪些重大的改进。

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Core构架技术简要回顾


2005年秋季的IDF上,INTEL正式宣布将采用全新构架的CPU 来取代当前Netburst构架的Pentium 4系列,从笔记本使用的移动CPU到桌面CPU再到服务器的XEON系列,全部都将放弃现在的Netburst构架。Netburst在2001年5月登场取代P6构架的4年后,终于完成了它的历史使命,将燃烧的火炬交给了它的接班人。

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在过几年里,大多数CPU都远离了乱序执行方式(OOOE)的内核设计思路,而偏向了有序执行(IOE),大量的VLIW处理器的性能都严重受限于程序与编码器,而现在Core的出现则代表了INTEL当前OOOE方式的最高设计水平,INTEL宣称Core将比现有的IOE处理器更好更合理的迅速处理完数据。

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从Core的设计图我们可以看见,Core构架的每个环节都比过去的CPU更大更宽,它的向量和标量执行单元要比过去的Netburst构架大的多。更多更大似乎成为了Core设计组的核心思想-更大的DL解码逻辑电路、更大的RBS重排序缓存、更大的RS预留缓存、更大的数据输出口,更多的晶体管、更多的缓存,INTEL把一系列强大的硬件条件集合在了Core一体。


Core拥有一系列方法来解决ILP限制的问题,在数据前期处理方面有宏指令融合(Macro-Fusion)、微指令融合(Micro-ops Fusion)、分支预测单元(Branch Prediction Unit)等来保证编码快速送入到正确的执行单元,而在数据输出端则有主够的指令输出窗口(Instruction Window)来有序的分配每个流水线的任务,INTEL还特别提到他们已经改进了SSE指令中的一个重要缺陷,可以极大提高效率,以上这些多方面的全面改进使得Core的运算能力要比过去Netburst构架的CPU强大的多。
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1、Core的整数与浮点执行核心


为配合Core增多的32条预留缓存空间(Reservation Station),Core的执行核心(Execution Core)也拥有了重新设计的数据输出端口(Issue Port) ,相比P6的5个端口及Netburst的4个端口,Core拥有了6个数据输出端口。其中3个端口专门负责指令执行单元,这将更好的满足现时CPU的巨大数据传输需要。

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Core的整数执行单元 Integer execution units


Core拥有3个64-bit整数执行单元(Integer Execution Units),每个单元可以独立处理一条64-bit整数数据,这样Core就有了一套64-bit的CIU复杂整数单元(Complex Integer Unit),这和P6构架相同。然后Core另外有2个SIU简单整数处理单元(Simple Integer Units)来快速运算较简单的任务,其中一个SIU将和分支执行单元BEU来共同完成部分的宏指令融合micro-ops fusion。上图中斜体字的部分尚未确定


对于INTEL的X86 CPU来说,这是首次可以在一周期内完成一阶64-bit的整数运算,这使Core已经走到了IBM PowerPC 970的前面-PowerPC 970需要有2个周期的延迟。另外,因为3个IEU整数执行核心使用了各自独立的PORT数据出口,所以整个Core处理器可以在一周期内同时执行3组64-bit的整数运算。


有着如此强大的整数处理单元,Core在性能上将比现有Pentium 4快的多,它在移动平台、服务器、3D图形上4倍于Pentium 4的性能表现将使全世界对INTEL CPU眼目一新。


Core的浮点执行单元 Floating-point execution units


Core构架拥有2个浮点执行单元(Floating-Point Execution Units)同时处理向量和标量的浮点数据,位于PORT 1的FPEU-1浮点执行单元负责加减等简单的处理,而PORT 2的FPEU-2浮点执行单元则负责乘除等运算,这样在Core中就将FADD/VFADD和FMUL/VFMUL划分为两组,使其具备了在一周期中完成两条浮点指令的能力。
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2、Core的向量执行单元


真正128-bit的向量执行单元 True 128-bit vector processing


当INTEL最初兼容128-bit向量执行时,情况可能和编程人员及用户所预想不太一样,采用在P6和Banias构架上的SSE、SSE2和SSE3有2个重大的弱点,在ISA指令集架构方面,SSE最主要的缺点就是不支持3指令运算(Three-Operand),而支持Three-Operand的AltiVec则成为了当时更好的ISA。


P6构架的内部浮点处理和MMX都只有64-bit的带宽,所以进入SSE执行核心的只能是64-bit数据。为了让64-bit的SSE来处理128-bit指令,P6构架必须把128-bit的数据切割为2个64-bit的连续部分来处理。

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